Algorithmus

Nun betrachtet man die Aufgabe, die die Schaltung erfüllen soll, genauer. Der Blick richtet sich also auf ihr Innenleben.
Ein Teil der Aufgabenstellung ist es, Eingabewerte in einem Register zu speichern. Ausserdem soll dieser Registerinhalt immer am Ausgang anliegen.
Falls die Eingabewerte nicht mit den Registerwerten übereinstimmen, werden diese neuen Werte ins Register übertragen. Ändern sich die Eingabewerte nicht, so wollen wir den vorherigen Wert mittels impliziter Benutzung von Speicherelementen erhalten. (Mehr dazu später.)
In Gang gesetzt wird dieser Prozess mit der steigenden Taktflanke des Enablesignals cs. Wird das Bit nicht gesetzt, findet keine Aktion statt, es erfolgt also auch keine Ausgabe.

Den genauen Prozessablauf soll folgendes Struktogramm veranschaulichen:





Fehler können nur dann auftreten, falls das Register zu Beginn nicht geeignet initialisiert wurde.

Zunächst weisen wir die 8 Eingangssignale der Variablen (e) vom Typ STD_LOGIC_VECTOR (7 DOWNTO 0) zu, für das Enablesignal (cs) wird der Typ STD_LOGIC verwendet. Auch das Ausgabesignal (a) ist vom Typ STD_LOGIC_VECTOR (7 DOWNTO 0).
Bevor man damit beginnt die Schaltung in VHDL umzusetzen, muss man sich überlegen, wie das Register realisiert werden soll. Die Aufgabe des Registers besteht darin, Werte über einen Prozess hinaus zu speichern. Hierfür eignet sich ein internes Signal(r) vom Typ STD_LOGIC_VECTOR (7 DOWNTO 0).

Für die Speicherung an sich wird das Prinzip der Inferred Logic verwendet, dass wie oben schon erwähnt eine implizite Speicherung bewirkt. Dazu eine kurze Erklärung: Bei der automatisierten Synthese wird, falls eine Datenspeicherung erfolgen soll, auch ein passendes Speicherelement (Flipflop)erzeugt, welches nicht explizit gefordert wurde. Der Zweck des Ganzen besteht darin, dass jede Signalinformation eines Prozesses, die nicht innerhalb desselbigen verändert wird, über mehrere Aufrufe dieses Prozesses hinweg erhalten bleibt. Dies wird im Abschnitt der Implementierung deutlicher werden.

Noch zu bemerken ist hier, dass dieses Signal nicht nur deklariert, sondern auch initialisiert werden sollte. Ansonsten sind unerwünschte Nebenwirkungen nicht vorhersehbar. Sind die Registersignale nicht explizit initialisiert, werden sie bei der automatisierten Synthese beliebig vorbesetzt. In diesem Fall stellt das kein besonders grosses Problem dar, da die Schaltung die gewünschten Werte auch ausgibt, wenn das Register willkürlich vorbesetzt ist. Man sollte um Fehler grundsätzlich zu vermeiden, solche Signale immer vorbelegen. Also werden die Registersignale am Anfang auf 'X' gesetzt, was so viel bedeutet wie uninitialisiert oder auch unbekannt.

Nachdem diese Unklarheiten beseitigt sind, kann man nun zur Implementierung übergehen.